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类别：测试/验证IP核心（31）

PRBS信号发生器和检查器

N / A.

执照 ：LGPL.
语 ：verilog.

SystemVerilog定向测试台

SystemVerilog定向测试台。该项目包含VHDL测试台包PARSER和使用模型的精确复制。这…

执照 ：其他
语 ：其他

VHDL Whisbone测试台

对于IP核心的开发，需要测试台。给定的项目提供以VHDL编写的测试台，控制刺激，......

执照 ：LGPL.
汉语版：B.3.
语 ：VHDL.

Soc发电机使用Verilog

N / A.

执照 ：LGPL.
语 ：verilog.

EzideBug - 易于使用的多功能逻辑仿真工具

EzideBug是一种易于使用的多功能逻辑仿真工具，用于验证和调试数字电路。它支持插入扫描链...

执照 ：LGPL.
语 ：C / C ++

用于自动，自检仿真试验台的PLTBUTILS

Pltbutils使得易于创建自动，自检模拟测试窗口，并在模拟期间定位错误。这是一系列......

执照 ：LGPL.
语 ：VHDL.

在Verilog中提升转换器

请在这里写下项目的描述。它用作MetatAg（搜索引擎看这个）。

执照 ：LGPL.
语 ：verilog.

CPU-to-FPGA总线事务监视器与JTAG

CPU-to-FPGA总线事务监视器，将CPU写入/读取地址/数据捕获到驻留在FPGA中的内存映射的寄存器，以及...

执照 ：LGPL.
语 ：verilog.

DS1621 Verilog模型与测试任务

DS1621 Verilog模型具有测试任务。测试元素假设存在低级写入/读取（需要由用户编写）和...

执照 ：LGPL.
语 ：verilog.

现场可编程示波器（FPO）逻辑分析仪

这是FPGAOSCINGOSOPOR或现场可编程示波器FPO与主要项目一起驻留在FPGA中，并允许观察其信号。...

执照 ：GPL.
语 ：VHDL.

来自和VHDL文件

对于TestBench的刺激，有时需要使用VHDL的文件。我认为如果有些不同的刺激将是一个......

执照 ：LGPL.
语 ：VHDL.

C - VHDL与模拟器控制FLI的共模

使用COMENCEIM外语界面用于C - VHDL共模和Linux X86平台上的模拟器控制，在VHDL中写入Testbench ...

执照 ：其他
语 ：VHDL.

通用AHB Master Stub为32/64数据位，AHB突发和随机等待状态

通用AHB主存根。采用AXI主站和AXI2AHB桥梁。支持32/64数据位，AHB突发和随机等待状态。该设计…

执照 ：LGPL.
语 ：verilog.

通用AHB从存根为32/64数据位，AHB突发和随机等待状态

通用AHB从存根。支持32/64数据位，AHB突发和随机等待状态。该设计根据输入参数构建：地址......

执照 ：LGPL.
语 ：verilog.

APB和APB3协议的Generic APB Master Stub

Generic APB主存根。基于AXI主体存根和AXI2APB桥。支持APB和APB3协议（APB3与PREADY和PSLVERR ...

执照 ：LGPL.
语 ：verilog.

通用AXI从存根为32/64数据位，AXI突发和随机等待状态

通用Axi从存根。支持32/64数据位，AXI突发和随机等待状态。该设计根据输入参数构建：地址......

执照 ：LGPL.
语 ：verilog.

APB和APB3协议的Generic APB从存根

Generic APB从存根。支持APB和APB3协议（APB3使用PREADY和PSLVERR）。支持从属错误，随机和固定的等待状态。...

执照 ：LGPL.
语 ：verilog.

多AXI ID的通用AXI Master Stub，32/64数据位，AXI突发和随机等待状态

通用Axi Master Stub。支持多个内部主控器（多AXI ID），32/64数据位，AXI突发和随机等待状态。设计是......

执照 ：LGPL.
语 ：verilog.

HASM Testbench矢量发生器用于FPGA / CPLD设计验证

HASM描述HASM是一个简单的指令模拟器，用于验证必须连接到处理器总线的FPGA / CPLD设计。哈姆......

执照 ：LGPL.
语 ：VHDL.

独立的简约I2CLCD IP核心

I2CLCD是一个简单的I2CLCD IP核心，为实现自定义I2CLCD设备提供基本框架。核心提供了一种方法......

执照 ：LGPL.
语 ：verilog.