带有测试任务的DS1621 Verilog模型 细节 类别：测试/验证 创建：2009年12月17日 更新：2020年1月27日 语言：Verilog 其他项目财产 发展状况：贝塔 符合WishBone标准：不 WishBone版本：不适用 许可证：LGPL 下载核心 提交问题 描述 带有测试任务的DS1621 verilog模型。测试元素假定存在低级写/读（需要由用户编写），并包括基于该写/读任务的宏任务。包括一个宏测试。仅斜率和计数器寄存器不受支持。 相关IP核 Wishbone可访问范围|逻辑分析仪 c-VHDL与FLI联合仿真用于模拟器控制 声音文件测试台-Verilog VPI音频测试台
