使用Verilog的SoC生成器 细节 类别:测试/验证 创建:2010年3月09日 更新:2020年1月27日 语言:Verilog 其他项目属性 发展现状:β 额外的信息:FPGA验证 叉骨兼容:是的 叉骨版:N/A 许可:LGPL 下载核心 提交问题 描述 N/A 相关的IP核 通用AHB主存根32/64数据位,AHB突发和随机等待状态 c - VHDL联合仿真与FLI的模拟器控制 开放JTAG项目