将晶体管缩小到下一个最小的节点，听起来似乎是提高集成电路性能的万无一有的方法。然而，在现实中，缩放给IC设计师带来了许多困难。缩放最值得注意的挑战之一是泄漏电流的增加，这对芯片的整体功耗有很大的影响。
NMOS设备中的亚阈值泄漏电流。图片由ResearchGate和Udaiyakumar et al。
因此，在全数字设计中，低泄漏技术越来越受到追捧。作为最近的一个例子，谱设计和测试（SDT）上周要求保护其低泄漏SRAM为毫米波应用提供了高性能- 特别地解决MMWAVE天线公司MIXCOMM 5G波束形成前端IC的大波束形成数据存储需求。
基于45nm RFSOI工艺，SDT的SRAM还采用了专有的存储方法，包括基于源偏置设计技术的低功耗保持模式，以减少泄漏。
设计师如何应对泄漏电流增加的现代挑战？
漏电流的上升
随着芯片规模的缩小，泄漏电流，特别是阈下泄漏-成为集成电路功耗的主要来源。开发人员缩小晶体管时，它们还倾向于缩小电源电压以最小化动态功耗。
然而，降低电源电压会对电路的性能产生负面影响。克服这一问题的常用方法是相应地降低阈值电压。当设计者降低阈值电压时，他们会减少阈下区域——结果是在更频繁的间隔中出现更多的阈下泄漏。
这就是为什么开发人员大多数停止缩放电源电压：在某个点处，增加阈下泄漏并不值得降低动态功耗。
随着芯片缩小，静态功耗变得越来越相关。使用的图像礼貌actel.
增加一体化是另一个原因亚阈值泄漏变得如此突出。单个晶体管的亚阈值泄漏通常可以是picoamps（E-12）的顺序。然而，一旦将数十亿晶体管添加到一个芯片中，每个晶体管泄漏电流的总贡献开始显着加起来。
例如，如果每个晶体管的漏电流为10 pA，而集成电路中有100亿个晶体管，那么单是漏电流的总消耗就会达到100 mA。
绝缘体上的绝缘技术
半导体工程师已经开发的另一种技术以最小化漏电流的影响是绝缘体上硅（SOI）技术。
常规大块MOSFET(左)与完全耗尽SOI(右)。图片由意法半导体提供雷竞技最新app
在SOI设计中，一个绝缘层直接放置在通道下方，将主体与通道隔离。将本体与通道隔离有许多好处，包括降低源极和漏极之间的寄生电容。
重要的是对谈话，SOI技术也显着减少了泄漏电流，因为绝缘体将电子从源限制在源极化以排出时，通过主体去除泄漏。
低泄漏是一个流行的价值主张
鉴于电力消耗和泄漏电流之间的关系，毫无疑问，许多业界和研究人员在行业队伍中的漏洞中作为产品释放中的关键价值主张。例如，Magnachip Semiconductor最近发布了一款LDO线性调节器据说在深度睡眠模式下提供75 uA的低泄漏电流，延长电池寿命和效率。
新的Magnachip LDO线性调节器是为智能手机设计中基于ufs的多芯片封装而设计的。图像使用礼貌半导体代工厂商Magnachip Semiconductor的
此外，ÉcolePolytechniqueFédéraledeLausanne（EPFL）和IBM研究的研究人员最近创造了所谓的所谓第一个基于硅的混合器件，合并了传统mosfet与III-V隧道fet。参与研究的Clarissa Convertino向TechXplore报告说:“隧道场效应管在低电压水平上提供更低的泄漏和良好的性能，而mosfet更快(在相同尺寸和偏置下)并提供更大的电流驱动。”
她继续说，“开发的制造流程对于这两种设备是相同的，除了一个单一的掩蔽和外延步骤，打开了制造真正的混合逻辑块。”
您如何保护您设计中的漏电流？你有没有看到这一成熟的设计原则是近年来更加迫切的对话？在下面的评论中分享您的想法。
