增强DDR5时代的记忆性能:DDR5训练模式简介

最近发布的Cadence Design Systems用于TSMC N5流程的DDR5和LPDDR5 DRAM内存标准的硅验证的IP。

新的多标准IP针对数据中心、存储、人工智能/机器学习(AI/ML)和超大规模计算等应用。同时支持DDR5和LPDDR5协议使新IP成为一种单片解决方案，可用于具有不同DRAM要求的产品。

Cadence的LPDDR PHY IP框图。使用的图像礼貌节奏

根据数据率高，DDR5的数据率高，预计将拥有2024年全球DRAM市场份额的大约43％。SK Hynix.。使DDR5现实高数据速率的关键技术之一是判决反馈均衡。

在本文中，我们将研究另一种重要的技术，即DDR校准概念，它使这种内存接口的性能达到最佳。

三通拓扑

我们通常需要采用多个内存芯片来提高系统的内存容量。在这些情况下，布线策略可能对最终的内存性能产生重大影响。一个选项是下面显示的T分支连接。

DDR布局和路由采用双t架构。图片由Altium.

使用这种配置(通常用于DDR2芯片)，CLK/命令/地址线被路由到一个中心点，然后从该中心节点分布到不同的DRAM芯片。这允许我们在与系统中不同的内存芯片通信时为CLK/命令/地址行匹配跟踪长度。

对于CLK /命令/地址信号具有几乎相同的传播延迟简化了设计过程。然而，T分支拓扑增加了这些信号线的电容负载。

飞行拓扑

替代解决方案是与DDR3采用的飞拓和DDR技术的新一代。飞行拓扑在从控制器到DRAM芯片的时钟，命令和地址线路时包含菊花链结构。这是下面描绘的。

飞行拓扑。图片由Altium.

请注意，数据（DQ）和选通信号（DQS）在T-Branch连接的情况下以星形配置连接。通过飞行配置，我们可以更容易地处理增加的电容负载，因为不同DRAM芯片的信号的到达时间略有不同。

由于信号遇到DRAM芯片的输入电容略微不同，因此整体电容负载显示为对这些信号的分布式负载。因此，对于给定的系统存储器容量，有效地减少了电容负载，因此，提高了信号完整性和数据速率。

该技术的缺点是与具有较短点对点连接的数据和频闪信号相比，菊花链接的控制和地址信号更大的延迟。此外，控制和地址信号在不同时间到达不同的DRAM。在大于1 GHz的速度下，这些时间偏斜可以使其非常具有挑战性，以满足信号设置/保持时间要求。

为了解决这个问题，高带宽内存接口，如DDR4和DDR5，采用训练模式来测量PCB轨迹的时间偏差。有了时间倾斜，控制器可以对从控制器驱动到dram的数据信号引入适当的延迟，这样数据到达时相对于命令和地址信号具有很好理解的时间关系。

其中一种训练模式是写水平。

写练级

对于可靠的写入操作，选通信号（DQS）的边缘应在时钟边缘的预定义附近。通过旋转拓扑，与具有较短点对点连接的选通信号相比，菊花链的时钟信号更大的延迟。为了对齐这两个信号，DDR3和较新的DDR代数提供写入划分培训模式。

这种模式发生在设备初始化期间，控制器不断地向特定的DRAM发送频闪信号。当DRAM接收到频闪信号时，它采样时钟信号并在数据总线上将其值返回给控制器。

在写水平开始时，返回值为0，因为时钟信号有较大的延迟。控制器会对DQS信号引入越来越多的延迟，直到控制器在数据总线上观察到从0到1的过渡。此时，控制器将锁定此校准的延迟设置，并将其用于未来的写操作。

当执行写入操作时，控制器将此延迟引入数据和频闪信号。该DE-Skew将使数据和控制信号到达DRAM输入，具有适当的定时。下图说明了写入调平训练模式。

描绘写入调平的前后效果的时序图。图片由恩智浦

注意，时钟和DQS之间的偏差对于不同的DRAM芯片是不一样的。因此，应该对系统中的每个DRAM执行写调平。

DDR5培训模式

DDR5支持几种不同的培训模式，对其高数据速率能力产生重大影响。除了上面讨论的写入级别之外，DDR5还包括新的读取前导序列训练模式，命令/地址训练模式和芯片选择训练模式。DDR5还具有新功能，可补偿无与伦比的DQ-DQS接收器架构，进一步实现更快的数据速率。

与DDR5读训练相关的数据模式包括默认可编程串行模式、简单时钟模式和线性反馈移位寄存器(LFSR)生成的模式，可以在处理DDR5高数据速率时使用更稳健的时间裕度。