openw集团发布基于NXP iMX平台的多核评估SoC

在今年的RISC-V峰会在加州圣何塞举行OpenHW集团宣布计划发布linux驱动的Core-V Chassis多核评估SoC。SoC将基于NXP的流行产品i.MX应用平台。

openw集团寻求提供开源核心、相关IP和其他工具。从图片OpenHW集团

根据openw集团的说法，Core V是“一系列基于risc -V的开源核心，以及相关的处理器子系统IP、工具和软件，供电子系统设计者使用。”

(尚未设计的)SoC的Tapeout将在2020年下半年发生。

包括什么?

SoC将采用RISC-V核心IP 64位(1.5GHz) CV64A CPU以及配套的32位CV32E协处理器。预计它还将封装3D和2D图形处理器，一个MIPI-DSI高速串行接口与CSI显示，以及一个摄像头I/O。

openw集团声称，他们在core - v家族核心IP的硅和fpga优化实现方面采用了最佳实践。从图片OpenHW集团

openw集团还计划包括:

• 作为PCIe连接
• GigE MAC
• USB 2.0接口
• 支持(LP) DDR4
• 多个SDIO接口
• 外围块的范围
• 硬件安全模块

平行超低功耗(纸浆)平台

开源的64位CV46A CPU和32位CV32E是在苏黎世联邦理工学院作为机构的一部分PULP(平行超低功耗)平台。PULP平台旨在带来可扩展的、节能的硬件和软件系统，并具有广泛的可调性能。

纸浆的平台。从图片纸浆的平台

ETH Zürich解释道:“PULP的目标是满足物联网应用的计算需求，这些应用需要灵活处理多个传感器产生的数据流，如加速度计、低分辨率摄像头、麦克风阵列和生命体征监视器。”

RISC-V核心

ETH Zürich的工程师制作了几个RISC-V核心项目下包括:

• 64位,6阶段阿丽亚娜
• 32位,2段Zero-riscy/ Micro-riscy
• 32位,四核心RI5CY。

openw集团的64位CV46A CPU基于ETH的Ariane处理器，将该级别的能源效率和可扩展性转移到Core-V Chassis评估SoC。

基于RISC-V的Ariane CPU。从图片Github,阿丽亚娜文档

32位的CV32E还借用了ETH的RISCY (RV32IMFCXpulp) RISC-V 4级核心IP CPU，提高了信号处理应用的性能。

在最近的一份新闻稿中，OpenHW集团董事长、恩智浦软件工程副总裁Rob Oshana表示:“恩智浦很高兴能够成为CORE-V底盘项目的关键贡献者，利用我们世界级的i.MX平台。我们认为CORE-V Chassis项目是朝着openw Group开源RISC-V核心实现高性能嵌入式处理的自然演进。”

会员和合作伙伴

除了NXP，其他加入openw集团雄心勃勃的计划的科技公司包括阿里巴巴、华为、Silicon Labs、Mythic、oneespin、Metrics、Imperas、UltraSoC等。

OpenHW组成员。从图片OpenHW集团

openw Group还吸引了一些合作伙伴来进一步推进他们的项目，包括Eclipse基金会、IBM Cloud、Fossi基金会、Publitek、PWC和Norton Rose Fulbright等。

要求参与

Core-V机箱评估SoC将成为进一步多核评估SoC的基础。openw集团表示，宣布即将推出的平台是公开呼吁业内其他人加入他们的项目。

openw集团首席执行官Rick O 'Connor表示:“CORE-V Chassis项目将帮助验证，利用开源硬件、IP和工具的精神，严肃的硅开发是可能的。”

“在2020年下半年，我们将推出一个功能评估SoC，我们将证明开放硬件的思维方式与当今任何闭源替代方案一样有能力和可靠。”