RISC-V继续推动其轨迹，因为RISC-V基金会继续与整个行业的学术界和公司进行伙伴关系。
RISC-V基金会继续基于其势头，宣布在热筹码29-A研讨会上的开放源ISA存在，专注于8月中旬在硅谷每年举办的高性能处理器和集成电路。演讲演示文稿，展览和海报演示使受众洞察基金会目标的当前进展和野心。
Sifive自由和Rambus伙伴关系
Sifive是第一家专门为RISC-V架构生产芯片的公司。在2016年推出其第一个人群采购活动，Sifive寻求将RISC-V送入业余爱好者和商业公司的手中，提供预包装或定制的解决方案。
上周，Sifive宣布了一个与兰州的新合作伙伴关系，一家集半导体公司，具有广泛的内存，智能传感器和安全性。在这种特殊的伙伴关系中，Rambus将提供与加密核心的Sifrive，这将在Sifive自由芯片上实施，以提高安全性，特别是对于IOT应用程序。
与Rambus的合作是Sifive表示将是许多其他合作伙伴关系的第一个，作为Designshare IP共享计划的一部分。Designshare通过低成本或没有成本IP共享，帮助促进与新兴半导体和定制硅公司的合作伙伴关系。这加快了新产品或平台的工程和设计，更快地提供了新的产品和有趣的可能性。
Celerity：使用RISC-V加快开发时间
Celerity是由加州大学圣地亚哥，密歇根大学，康奈尔和UCLA生产的研究人员产生的SoC。它被描述为“具有神经网络加速器和511 RISC-V处理器核心的芯片上的第一个开源RISC-V分层加速器结构系统。主持人声称是Celerity是“在学术界创造的最复杂的芯片”。
Celerity拥有五个RISC-V核心，拥有5x5毫米芯片托管360万16nm晶体管，625 MHz Biniarized神经网络，以及由496 risc-v核心组成的Noc连接的多核。
团队信用RISC-V作为研究人员，其中一些只有第一年或第二年的研究生，才能完成和加快复杂的SOC设计，并降低整体成本。从原型到制造，它需要9个月和130万美元，这在SoC产业中是一个微不足道的。
Celerity的灵感来自2016年的CERTUS计划（DARPA计划），资助项目将SOC设计时间减少10倍（从160周为目前的行业期望下降16周）。
CERTUS是一个加快SOC设计的DARPA主动性。图片礼貌UCSD.。
Celerity的目的是为了在自动车辆中使用，使用神经网络加速器将有助于更快的处理器传感器数据。毕竟，系统的快速决策在自主导航和驾驶中是至关重要的。
Codix Berkelium：RISC-V和ASIPS
CodaSip是一家基于捷克的公司，专门从事专门的应用程序特定指令集处理器IP和工具。该公司于2014年在推出前开始研究2006年。
Codasip有四个处理器系列。他们的Codix Berkelium家族，具体而言，是RISC-V兼容并具有以下功能：
- 3和6阶段管道
- 支持RV32IM和RV64IM
- 紧凑型指令集支持
- 可配置的通用寄存器
- 可配置分支预测单元
- 中断支持
- JTAG支持
- 睡眠模式支持
- 可选的浮点（和指令和数据缓存）
Codix BK还利用Securerf的Walnutdsa算法，这是一种快速，低能量安全性“量子抗性”算法。
Walnutdsa图。图片礼貌Securerf.。
GRVI Phalanx：RISC-V用于基于软件的FPGA加速
GRVI（发音为“Groovy”和代表“Gray Research Risc-V RV”）Phalanx于2016年1月由Jan Gray推出。它利用软核处理器的集群和加速器核心集群，通过并行处理扩展FPGA的性能。
框架的基本原理之一是剥离处理器的所有不必要的功能，并最大限度地减少查找表。
观看下面的视频以了解更多信息：
获得有关RISC-V的演变的更多背景信息，请退房“是2017年risc-v将赶上？“
特色图片提供秀丽。
