研究人员为下一代5 nm半导体创建“世界上最小的数字PLL电路”

来自东京理工学院的科学家和Socionext Inc.声称已经创造了世界上最小的全数字PLL（锁相环）电路这为设计下一代5纳米半导体打开了大门，并为数字技术的新浪潮铺平了道路。

含有50×72μm2大小的PLL的芯片。使用的图像礼貌东京科技新闻

锁相环和5 nm

制造商目前正在寻找方法开发更小、更高效的5纳米工艺的半导体，这是对目前正在生产的7纳米工艺的重大改进。

缩小到5纳米工艺将带来更快，更高效的处理器。但是，在这种情况下，需要克服关键组件 - 在这种情况下，PLL。PLL指的是控制电路，该控制电路产生其相位与输入相位信号相关的输出信号。

锁相环是一个关键的电路，由几个组件(变频振荡器，鉴相器和反馈环路)提供精确的时钟脉冲数字逻辑电路。

那些锁相环组件是模拟的，它们通常体积庞大，设计限制了它们的可伸缩性，这意味着减少它们的尺寸是相当大的障碍。东京科技公司和Socionext公司的科学家声称，他们通过设计一种“可合成分数n锁相环”，成功地克服了这一障碍。这种锁相环用数字逻辑门代替模拟组件，使生产5纳米范围的半导体成为可能。

减少PLL的区域

由冈田贤一教授领导的科学家们使用了几种技术来减小锁相环的面积，以及它们的功耗和抖动(传输信号时不必要的时间波动)。

子20NM过程中PPLS的性能比较。使用的图像礼貌东京科技新闻

为了减少所需的面积，科学家们使用了环形振荡器，其中一种可以很容易地缩小到所需的尺寸。为了抑制它的相位噪声，他们使用注入锁定过程，使一个振荡器与一个频率或倍数接近振荡器的外部信号同步，这是在一个很宽的频率范围内进行的。

抖动的减少也带有降低功耗的增加的好处，使其成为高效的设计。

更好的尺寸，性能更好

新设计的合成锁相环提供了更好的性能，功耗和面积比目前市场上任何东西。

科学家们在一个最近在IEEE上发表论文，“PLL核心区域为0.0036mm2。具有100-MHz的参考频率，优于-234.7dB的优点（FOM）在分数-N模式下实现，具有-44.3 DBC最坏情况的分数刺。所提出的PLL具有最小的芯片面积，最高的FOM和次级振荡器（RO）中的最低分数型，基于SUB-20-20-NM过程。“

Sub-20nm CMOS工艺中PLL的FOM和面积比较。使用的图像礼貌东京科技新闻

如前所述，新的PLL可以很容易地集成到所有数字处理器的未来设计中。它也是商业上适用的，使得为开发尖端应用而有价值，包括AI /机器学习，物联网，5G蜂窝和其他人。

东京科技和社会文献计划继续伴随着伙伴关系，以推进电子产品的小型化，进一步进一步提升明天的技术。雷竞技最新app