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Synopsys，Cadence和Agnisys将发布到EDA工具的主要平台更新

10月19日，2020年经过杰克赫兹

今年夏天，三家主要的EDA公司已经将其软件工具加速以更好地帮助IC设计师。

自20世纪60年代以来，由于电子设计自动化（EDA）工具强大，IC行业已蓬勃发展。两个行业领导者，节奏和狭义，都在20世纪80年代中期开发，并为IC设计人员留下了行业主食。另一家EDA公司Agnisys在2000年代后期进入了市场，自此以来已获得其普及份额。

在过去的几个月里，这三家主要的江达公司对其软件套房介绍了值得注意的改进。10月份一直是一个特别繁忙的月份，从上周只打破了乐队和剧情。在本文中，我们将介绍每个公司的更新以及他们对练习工程师的意思。

Synopsys的最新产品，它Silicon Lifestyle Management（SLM）平台，打算提供正在进行的硅后分析，维护和优化。

该公司声称，该软件工具是行业的第一种数据分析驱动方法优化SoC。构建该平台以提供对整个芯片寿命的关键性能，可靠性和安全问题的可视性。通过这种方式，Synopsys希望优化设备和系统生命周期的每个阶段的操作活动。

硅生命周期管理（SLM）平台图

新平台的主要思想是，通过应用在可用芯片数据上运行的目标分析发动机，该工具可以在半导体生命周期的每个阶段进行优化，从设计实现到制造，生产测试，提升，最终进入- 场操作。

Cadence构建VIP为提供新的工具和库，用于自动化SoC Testbench集装，总线和CPU流量生成，缓存 - 一致性验证和系统性能瓶颈分析。

系统VIP的组件

该软件具有内置的TestBench生成器，意味着允许工程师测试类似内存和缓存的复杂系统。此功能与系统流量库相结合，可以帮助设计人员测试因素，如一致性，性能，PCIe和NVME子系统。

Cadence声称，使用此工具可以帮助将芯片级验证效率提高到十次。

7月底，Agnisys宣布发布三种新产品：SLIP-G，SOC Enterprise和IDS NextGen（IDS-NG）。我们将简要介绍与IC设计，Slip-G和SoC Enterprise最相关的两种产品。

第一个新产品是IP生成器的标准库（SLIP-G），旨在帮助SoC Designers在其设计中寻找IP ---工程师是否应从划伤或拉出架子上拉开IP。

SLIP-G是可配置IP生成器库，提供IP自定义和配置的接口，并生成IP寄存器传输级（RTL）设计，符合通用验证方法（UVM）和编程序列的IP寄存器传输级别（RTL）设计，以及编程序列。

包含SLIP-G和SOC Enterprise的框图

接下来，设计人员是任务的，用于将SLIP-G IP和其他块组装到SOC中。Agnisys'下一个新发布的工具SoC Enterprise（SoC-E）是一个设计装配的环境。

SOC-E根据SOC架构的需要生成RTL聚合器，桥梁和多路复用器。SOC-E用于自动集成并将这些块，SLIP-G IP，IP从其他源集成并连接到完整的SOC中。

这些工具中的每一个都对软件功能提供了一些重要的改进，以帮助设计师开发SOC。这些软件更新展示了设计过程的各个阶段IC设计人员的多方面值。尽管如此，强大的EDA工具的一些特性保持不变。

例如，软件的可用性可以是一个主要的决定因素;如果工程师遇到陡峭的学习曲线来学习平台，这可以显着妨碍设计过程。在一天结束时，虽然这些软件工具有助于提高设计，可靠性和上市时间，但最重要的是设计工程师的偏好和特定项目的需求。