研究人员开发了一种简单但高效的技术，用于多核处理器中的核心通信技术。
增加多核处理器中的核心数可以显着加速某些操作。为此，我们需要开发能够在同时运行的多个核之间划分某种功能的软件程序。
添加更多核心的瓶颈
双核和四核处理器对传统的处理器表现出相当大的改进。然而，随着越来越多的核心，改善率已经减少。这是不知何故，因为维持核心之间的缓存一致性是具有挑战性的。简单地，缓存一致性可确保核心位于同一页面上。
在多核处理器中，每个核心都有一个小缓存来存储其常用的数据。整个处理器还有一个大型共享缓存。处理器的所有内核都可以访问此共享内存。由于许多核心可以在共享数据上同时发生，因此必须跟踪某个核心所采取的共享数据的数据更新和共享数据的版本。
很明显，管理此过程需要相对较大的内存和一些计算资源。在64核处理器中，内存要维持缓存一致性，称为“目录内存”，占用的近12％的共享缓存。随着核心的数量增加，百分比将从那里升起。
去年，麻省理工学院研究人员提出了一种方法，称为Tardis.（在英国科幻显示后，谁），这可能会显着减少所需目录内存的大小。尽管目录内存大小与核心数成比例的传统方法，但Tardis中使用的内存仅随着核数的对数而增加。
缓存一致性不仅需要相当大的内存，还需要一些计算工作。由于处理器变得忙于维持高速缓存一致性，因此它无法达到其在手中解决问题的潜在能力。虽然TARDIS旨在减少北卡罗来纳州立大学和英特尔的一组研究人员所需的记忆，但旨在通过在核心之间建立高速可靠的沟通来加速该过程。
随着核心数量的增加，核心到核心通信变得越来越重要。例如，英特尔的18个核心之间的通信Haswell-ex Xeon E7 V3处理器是一个真正的挑战。根据闫索立林北卡罗来纳州立大学的电气计算机工程教授参与研究，核心之间的通信正在成为多核处理器的瓶颈。
当今处理器的紧凑布局。图片礼貌IEEE.。
从软件移动到硬件
最近，各种研究团队已经提出了设计，通过将系统的常用功能从软件卸载到硬件实现来实现速度改进。例如，在摩尔定律的结束时，微软已经采取了在FPGA而不是软件上实现其服务器的一些AI算法。利用基于FPGA的服务器，该公司要求对给定的晶体管性能，仍然可以达到速度改进，直到2030。
虽然Microsoft应用了这种技术来加快其服务器，但Solihin的团队已经提出了硬件实现，以便在多核处理器中加速核心到核心通信。根据Solihin的说法，只有一种方法可以通过提高能效来提高性能：从软件转移到硬件。他补充说，如果经常使用特定函数以在硬件中实现特定函数，则主要挑战是在解决方案中。
解决方案：硬件队列
目前，通过在核之间发送和接收软件命令来执行核心到核心通信。因此，处理器需要分配可相当大部分的计算资源来执行这些软件命令。
Solihin的团队提出了使用硬件队列而不是软件。在16个核心处理器上测试了该技术，称为队列管理设备（或短路）的QMD。在这种情况下，与传统的基于软件的设计相比，通过20对网络节点执行的分组处理 - 与传统的软件的设计相比。研究表明，随着核心的数量增加，QMD的速度提高变得更加明显。
Srini Devadas.，参与TARDIS的缓存控制系统中的麻省理工学院专家指出，QMD具有近期潜力和英特尔需要添加一小块硬件来实现显着改进。相反，TARDIS是一种激进的方法，可以将来进一步用于处理器。
虽然英特尔研究人员在不久的将来没有评论QMD，但他们正在调查其潜力，我们可以期待很快的多核加工将更加强大。
