最近几周，台积电一直在展示其5nm制程技术——首先是与NXP合作，最近是与NXP合作Cadence和微软将削减半导体设计时间签收时间表。
台积电一个5nm生产设施的渲染。图片由台积电
在NXP的声明中，该公司表示，他们选择台积电(TSMC)帮助他们开发5nm芯片平台面向下一代汽车处理器。新的5nm工艺带来了什么?这对设计师意味着什么?
减少硅的尺寸
虽然最初的集成电路只包括少数几个具有毫米级功能的晶体管，但集成电路现在拥有数十亿个具有单纳米级功能的晶体管。减小晶体管的尺寸不仅可以让单个芯片容纳更多的晶体管，而且可以让设计更复杂。
在过去，通过细化掺杂过程、改进光学设备和创建更小的掩模，减少晶体管的特性相对容易实现。然而，现在晶体管的特征尺寸在nm范围内，任务变得明显更复杂。由于所有这些复杂性，许多半导体设备依赖于高度复杂的流程，只有少数fab house能够满足。
恩智浦将如何使用台积电的5nm工艺?
恩智浦已与台积电(TSMC)达成合作，利用TSMC的5nm鳍场效应晶体管(FinFET)工艺技术。虽然这项技术通常针对移动和高性能计算应用进行优化，但NXP计划将其用于汽车处理器。
近年来，恩智浦投资开发汽车和航空航天行业，为未来创造智能解决方案。即将到来的NXP-TSMC合作的应用程序示例将包括连接驾驶舱、高性能域控制器、自动驾驶、网络、混合推进和集成底盘管理。
基于5nm的新型soc将促进汽车智能连接技术。图片由NXP
台积电的新工艺技术N5P是其5nm技术的增强版，已经吸引了多家公司的注意。去年，台积电全球营销主管程戈弗雷(Godfrey Cheng)在一篇博客文章中声称，新N5P将“拥有世界上最高的晶体管密度，并提供最快的性能。”
新N5P技术在其前身7nm工艺的基础上进行了多项改进。第一个改进是，它提供了高达20%的速度，使更高的数据速率。第二个改进是，它减少了高达40%的功耗，这使得在相同的功耗下，晶体管的数量可以达到以前设备的两倍。
扩展统一架构
恩智浦计划利用该技术扩展其S32架构，创建一个允许可扩展性和通用软件环境的系统。
恩智浦希望，这将为未来的汽车应用提供跨域协调的软件基础设施，这样无论最终应用程序如何，底层架构都是统一的。5nm工艺的使用及其增加的处理能力允许这样的架构。
恩智浦预计将于2021年向主要客户发货第一批样品。
对5nm工艺技术和新N5P的讨论往往会引发对摩尔定律的讨论。在您的职业生涯中，您如何看待人们对摩尔定律的不同看法?请在下面的评论中分享你的经验。
