自从20世纪40年代末到50年代初发现晶体管以来，它一直是电子设备中最主要的元件，它使现代技术得到了巨大的进步。摩尔定律和登纳德缩放已经描述了需要改进现代集成电路设计中所发现的晶体管的特征尺寸和性能;也就是说，每24个月需要在一个特定芯片上增加一倍的晶体管数量。
由于这种改进，与现代晶体管电路（仅在跨越几纳米）之间的性能，操作点和较少毫米的内在特性之间存在明显差异。
在本文中，我们将讨论理想的MOS晶体管分析模型和由于MOS晶体管的特征尺寸和设计的恒定改进而产生的非理想。此外，我们将讨论MOS晶体管中的非理想（SNI）的来源是在实际实施之前介绍了在模拟中正确模拟了VLSI电路的设计方法。
背景信息：源极和排水
考虑图1中的基本晶体管图。当栅极(g)上没有电压时，晶体管称为处于OFF状态。
图1。基本晶体管操作模式
如果栅极电压很小(VGS.< VT.)，这个电压水平被称为亚阈值电压水平，晶体管仍然被假定为OFF(无传导)。但是如果一个足够高的电压使它的载流子(电子或空穴)移动(VGS.> V.T.），它创造了一个通道在漏极(d)和源极(s)之间，因此产生漏极-源极电流(IDS.)流。例如，在这一点上，晶体管被称为处于ON(有源)状态。这就像你每次打开智能手机一样。
在ON状态下，排水电流（IDS.)随漏极电压(VDS.）直到（vDS.= VGS.= Vdsat)后，漏极电流保持恒定。如果漏极电压进一步增加到VDS.> V.dsat）在此，晶体管可能产生其最大电流限制，因此，晶体管被称为饱和模式。例如，如果您继续消耗大量食物，您可以根据您的物理限制做出最大数量的工作，这意味着假设您消耗的更多食物被浪费。类似地，晶体管受其物理限制的限制，例如其特征尺寸（W和L）及其掺杂水平（其含有的杂质量）。
因此，此图称为长通道模型，其栅长(L)宽(W)晶体管的漏源极电流由
动机
IC设计者试图改变晶体管的W/L以适应芯片上更多的组件。他们越是想把晶体管塞进芯片，就越是面临晶体管的物理限制。
因此，多年来，随着晶体管的尺寸从微米到纳米技术，上述大多数假设都不能完美地模仿真实晶体管的操作。例如,当晶体管是关闭状态,电流为零,但在实际意义上,有阈下的终端之间的漏电流的晶体管在理想的情况下可以忽略不计,在毫微安培的顺序(nA)但是当乘以millions-billions晶体管的设备,他们是重要的。
例如，当你关闭智能手机时，你想让你的电池保持在你离开时的水平，所以，泄漏电流是设计师在模拟他们的设计时必须处理的问题。其次，据说晶体管在饱和模式下保持其最大电流恒定，但在真实的晶体管中，观察到电流以较慢的速度增加，这与提供恒定电流的目的不符。
因此，在本节中，我们将涉及负责这些非理想行为的机制以及设计人员如何在其设计流程中正确模拟晶体管进行模拟。
速度饱和和迁移率退化
速度饱和度导致较低的IDS.在高VDS.（饱和模式）。因为较高的电压导致沿着更高的电场强度通道，导致航母频繁碰撞，导致航母机动性下降。
载体也有物理限制，因此它只能保持一定的最大平均速度，这被称为速度饱和。在(Chen, et al.， 1997)和(Chen, Hu, Fang, Lin， & Wollesen, 1997)中给出了一个匹配这种情况的通用模型，其中移动性(µ)被有效移动性(µ)所取代eff）。
信道长度调制
在理想的晶体管中，我DS.与V无关DS.当晶体管处于饱和模式时，使晶体管成为恒流源。但实际上，VDS.（漏极源电压）导致耗尽层（LD.）沿着通道的壁，这使得具有小于实际通道长度的有效通道长度，从而使有效长度（Leff= l - lD.）。
因此,当VDS.增加,Leff变得相对较短，从而导致横向场强降低。因为电场强度(E)与通道的长度成正比。这种减小的场强推动IDS.返回线性区域的变化，这使得我DS.增加与VDS.饱和。
图2。耗尽区域缩短有效通道长度
在这种情况下，我DS.通过将其乘以早期电压V的因素可以更好地建模一种如（Gray，Hurst，Lewis，＆Meyer，2001）所述。
阈值电压(VT.） 影响
理想情况下，阈值电压(VT.)被认为是恒定的，但实际上，它随体电压(源-体电压，VSB.），漏极电压，甚至通道长度。
首先，从晶体管图2上面，当VSB.应用，增加阈值电压（V.T.)需要晶体管打开。考虑到这一点，VT.可以重新建模为
$ $ V_t = V_ {t0} + \伽马\√[2]{Ø_0 + V_{…}}- \ sqrtØ_)$ $
更多信息可以在（Tsidivis，1999）中找到。
其次，漏极电压沿通道产生电场，导致所谓的漏极诱导屏障降低(DIBL)，这导致阈值电压降低一个因子表示为DIBL系数。
$$ v_t = v_ {t0} - \ eta v_ {ds} $$
$$ \ eta $$ = dibl系数
通常,VT.随着频道长度增加，但随着vDS.，通道长度由于耗尽区的存在而减小，因此，引起所谓的VSB.滚下(减少)。
泄漏
当晶体管处于关断状态时，假定漏源极电流为零。在实际意义上，由于阈下导通和结漏，它们漏出少量电流。
对于亚阈值泄漏，假设当前的IDS.当v时为零GS.< VT.，但实际上，在这种操作条件下，电流下降得更快。随着VGS.降低到负值，形成所谓的弱的反演如图3所示:
图3。I的指数下降特征DS.在VGS.< VT.
对于结漏，我们观察到在扩散和衬底/阱之间的晶体管是一个基本的PN/NP结二极管。当晶体管处于OFF状态时，源栅结二极管是反向偏置的。然而，反向偏压二极管仍然传导经典二极管方程给出的少量电流:
$$ i_d = i_s (E.^ \压裂{V_D} {V_T} - 1) $ $
温度也是一个巨大的非理想机制，因为它主要影响到到目前为止讨论的其他非理想。例如，阈下泄漏随着温度的升高而增加。阈值电压(VT.）也随温度降低，这使得它易于DIBL和亚阈值传导。通常，更适合于在低温下操作，因为它显着降低了速度饱和度和迁移率劣化。
几何依赖性
布局设计人员通常绘制具有特定通道长度的晶体管（L.画宽度（w画）。但是，实际的栅极/沟道长度尺寸可以基于制造过程推迟。这将使晶体管具有更少/更多的预期尺寸，因此它会影响可能导致一些非理想的阈值电压和有效通道长度和速度饱和效果，如前一节中所讨论的那样。这种非理想性建模如下所示;L.D.和WD.都依赖于制造过程。
$$ l_ {eff} = l_ {绘制} + x_l - 2l_d $$
$$W_{eff}= W_{draw} + X_W - 2W_D$$
参考文献
- 陈,K。胡,C。方,P,林,& Wollesen d(1997)。预测CMOS速度与栅极氧化物和电压缩放和互连负载效应。IEEE Trans。电子器件，44(11), 1951 - 1957。
- 陈凯，万恩，邓斯特，柯平，胡，C，和吉田，M.(1997)。基于栅氧化层厚度、阈值和栅电压的MOSFET载流子迁移率模型。固态电子，39雷竞技最新app（10），1515-1518。
- Gray，P.，Hurst，P.，Lewis，S.，＆Meyer，R.（2001）。模拟集成电路的分析与设计(第四版)。纽约:John Wiley & Sons。
- 尼尔，W.，和大卫，H. M.(2011)。CMOS集成电路设计(第四版)。波士顿：Addison-Wesley。
- Tsividis, y(1999)。MOS晶体管的工作和建模(第二版)。波士顿:麦格劳-希尔。
