发射体耦合逻辑基础

这篇文章将回顾一个基本的ECL逆变器/缓冲器的操作，然后我们将看看这个逻辑家族的一些最重要的特性。

发射耦合逻辑(ECL)是一种基于bject的逻辑家族，通常被认为是最快的逻辑可用的。ECL通过采用相对小的电压摆动并防止晶体管进入饱和区域来实现其高速操作。在20世纪60年代后期，当标准TTL系列提供20ns门延迟时，CMOS 4000家族的延迟为100 ns或更大，ECL提供了令人难以置信的仅1ns的延迟！

这篇文章将回顾一个基本的ECL逆变器/缓冲器的操作，然后我们将看看这个逻辑家族的一些最重要的特性。

发射极耦合逻辑

发射耦合逻辑是一种高速双极逻辑家族。为了熟悉这个逻辑，让我们检查一个ECL逆变器/缓冲器，如图1所示。在该图中，$$V_{In}$$是门的输入，$$V_{out-}$$是$V_{In}$$的倒装版，$$V_{out+}$$是$$V_{out-}$$的补码。在这个特定的例子中，$$V_{out+}$$可以被认为是输入的缓冲版本。此外，$$V_{BB}$$是一个合适的电压(图1中的4V)。让我们将逻辑高电平和逻辑低电平分别定义为4.4 V和3.6 V，并检查图1中电路的运行情况。

图1所示。发射极耦合逻辑逆变器/缓冲区

假设$$V_{in}$$逻辑高(4.4 V)，则Q1的发射器约为4.4-0.6=3.8 V。因此Q2的基极-发射极电压为0.2 V。这个基极-发射极电压不足以打开Q2。因此，电阻R2将Q2的集电极拉至Vcc=5 V。

为了计算集电极电压$$V_{c1}$$，我们应该注意到流过R3的电流$$ tfrac{3.8V}{1.3k \Omega}=2.92mA$$将经过Q1。因此，我们得到$$V_{c1} = 5V-300 \Omega \乘以2.92mA=4.12V$$(为了简化计算，我们假设集电极电流等于发射极电流)。发射极跟随器Q3和Q4将充当缓冲器，通过(直流电平转移)集电极Q1和Q2的电压到ECL门的最终输出，$$V_{out-}$和$$V_{out+}$。假设Q3和Q4的基极-发射极电压为0.6V，则得到$$V_{out+}$$=4.4V和$$V_{out-}$$=3.52V。正如你所看到的，对输入应用逻辑高值会得到一个逻辑高值$$V_{out+}$$，电压水平非常接近定义的逻辑低值(3.6 V) $$V_{out-}$$。因此，图1的电路作为逆变器/缓冲器。

如果我们将逻辑低电压(3.6V)施加到栅极输入端，Q2将打开，Q1将关闭。这将导致逻辑高电平$$V_{out-}$，电压水平非常接近逻辑低电平(3.61 V) $$V_{out+}$$。

现在您已经熟悉了ECL逆变器/缓冲区，您应该能够验证图2中的电路实现了a和b的OR功能或a和b的NOR功能，这取决于如何使用正输出和负输出。

图2

低电压摆幅

正如你所看到的，ECL门的逻辑高电平和低电平之间的电压差远小于CMOS或TTL逻辑门．这种低电压差减少了从逻辑高到逻辑低电平的过渡所需的时间，反之亦然。因此，ECL逻辑提供更高频率的操作。

避免饱和

除了逻辑级之间的低电压差之外，还有另一种机制对ECL门的高速运行做出了显著贡献。诀窍是防止双极晶体管进入饱和区。关闭饱和双极晶体管需要去除或重组晶体管基极区产生的一些载流子。

如果我们对饱和BJT的输入施加一个高到低的跃迁，晶体管的输出不会改变，直到基极的电荷被移除。这为作为开关的BJT的操作引入了一个额外的延迟，称为存储时间。在存储时间之后，晶体管从饱和状态出来，晶体管的输出开始响应输入。

如果选择了适当的电阻值，ECL逻辑可防止晶体管进入饱和度。例如，在图1中，选择R1，R2和R3，使得Q1和Q2的集电极电压不能小于约4.1V。基于上述讨论，Q1和Q2的最大发射极电压约为3.8V。因此，这两个晶体管的集电极 - 发射极电压总是大于$$ v_ {c（min）} - v_ {e（max）} $$ = 4.1 V-3.8 v = 0.3 V.这大于集电极-发射极饱和电压约为0.2 V．因此，Q1和Q2不能进入饱和区域。

如前所述，ECL通过正确选择电阻值来避免存储时间问题。由于在其他逻辑族中存储时间可以占传播延迟的很大一部分，因此存在几种减少这种不期望的效果的其他方法．

积极参考的ECL

It’s worth mentioning that old ECL families used a negative supply voltage, as shown in Figure 3. That’s why an ECL gate such as Figure 1, which uses a positive supply voltage, is referred to as positive-referenced ECL or PECL (pronounced “peckle”).

图3

噪声抗扰性是早期ECL门使用负电源的主要原因。正如ECL逆变器/缓冲器的分析所示，ECL门的输出电压取决于$$V_{CC}$$的值。例如，逻辑高等于$$V_{CC}-V_{BE}$$，其中$$V_{BE}$$是发射极跟随器的基极-发射极电压降。逻辑低是$$V_{CC}-V_{BE}-V_{gate}$$，其中$$V_{gate}$$是逻辑高电平与低电平之间的电压差，由电阻的值决定。因此，$$V_{CC}$$上的任何噪声都会直接影响ECL门的输出电压。

一般来说，稳定、低噪声的接地节点比稳定、低噪声的电源电压更容易实现。早期的ECL系列使用负电源，并将地作为栅极输出电压的参考;这就带来了更好的抗噪性。然而，PECL之所以流行，是因为它更容易与其他逻辑家族(如TTL)进行接口。

如果使用负电源，一个干净的地面需要分布在整个设计的基于ecl的部分．当使用正参考ECL时，同样的考虑也应该应用于电源分配。例如，如果系统中同时使用了TTL和ECL，则建议对这两个逻辑族使用单独的电源平面，这样TTL开关瞬态就不会影响ECL的运行。

功耗

在图1中，我们看到改变输入的逻辑状态会使电流流过Q1或Q2。然而，应该注意的是，逻辑高输入和逻辑低输入通过Q1和Q2的总电流几乎是相同的。因此，第一级ECL电路的功耗几乎是恒定的。

在电压过渡期间，CMOS逻辑门导致电源电压中的瞬态干扰。ECL的主要优点是输入阶段（即，Q1和Q2）的电流转向行为不会以CMOS切换的方式造成干扰。

然而，这种噪声性能是以消耗更多的静态功率为代价的。请注意，CMOS门只在电压过渡时消耗功率，而由Q1和Q2形成的差分对(见图1)几乎总是从$$V_{CC}$$中提取大约$$ tfrac{4V}{1.3k \Omega} \约3mA$$。

如果我们关注静态功耗，ECL是一个高功率逻辑家族。然而，如果我们考虑动态功耗，ECL可以比CMOS更有效，特别是当操作频率增加时。如图4所示。

图4。图片由在半导体．

低于20 MHz，ECL比CMOS吸引更多的电源电流，但随着我们超越这种频率，ECL变得更加高效。这就是ECL是高频时钟分布的有吸引力的解决方案。

最后要注意的是，发射极跟随器(见图1)必须提供大的输出电流来充电负载电容，因此它们可能导致供电电压的显著瞬态偏差。因此，在某些情况下，建议使用两条独立的电源线:一条用于输入级，另一条用于发射极跟随器。这可以防止由发射极跟随者产生的电源干扰污染ECL差分对。

概括

ECL被认为是一种非常高速的逻辑家族。它通过使用相对较小的电压波动和防止晶体管进入饱和区来实现高速工作。

使用正电源电压的ECL实现被称为正参考ECL或PECL。噪声抗扰性是早期ECL栅极使用负电源电压的主要原因。后来，PECL变得流行起来，因为它的逻辑级别与其他逻辑家族(如TTL)的逻辑级别更兼容。

ECL消散了相对大量的静态功率，但其整体电流消耗低于高频率的CMOS。因此，ECL在时钟分配电路和其他高频应用中特别有利。

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