计数器

学习分析数字电路需要大量的学习和实践。通常情况下，学生通过做大量例题来练习，并对照课本或老师提供的答案来核对答案。虽然这很好，但还有一个更好的方法。

实际上你会学到更多构建和分析真实电路，让您的测试设备提供“答案”，而不是一本书或其他人。要想成功地构建电路，请遵循以下步骤:

1. 绘制要分析的数字电路原理图。
2. 小心地在实验板或其他方便的介质上构建这个电路。
3. 检查电路结构的准确性，跟踪每根导线到每一个连接点，并在图上逐个检查这些元件。
4. 分析电路，确定给定输入条件下的所有输出逻辑状态。
5. 仔细测量这些逻辑状态，以验证您分析的准确性。
6. 如果有任何错误，请仔细检查电路对图表的结构，然后仔细重新分析电路并重新测量。

始终确保电源电压水平在您计划使用的逻辑电路的规范范围内。如果TTL，电源必须是5伏调节的电源，调整到尽可能接近5.0伏直流的值。

一个可以节省时间和减少错误可能性的方法是，从一个非常简单的电路开始，在每次分析后逐步增加组件来增加它的复杂性，而不是为每个实践问题建立一个全新的电路。另一种节省时间的技术是在各种不同的电路配置中重复使用相同的元件。这样，您就不必多次度量任何组件的值。

在二进制中计数从零到十五，保持在这样的垂直列中排列的比特：

0000

0001

0010

。

现在，从上到下读，注意4位二进制数的每个位(即1位、2位、4位、8位)上0和1的交替形式。请注意，最低有效位的交替速度比最高有效位的交替速度快。绘制一个以波形形式显示各个比特的时序图，在“低”和“高”状态之间交替，并对其进行注释频率每一个比特。

这里显示的是一个简单的二进制计数器电路:

第一个触发器的Q输出构成最低有效位(LSB)，而第二个触发器的Q输出构成最高有效位(MSB)。

根据时序图分析该电路，确定它是否计数在一个向上序列（00，01,10,11）或a下来序列（00,11,10,01）。然后，确定必须更改的是什么，以使其依次依赖于另一个方向。

通过级联一个触发器输出到下一个触发器的时钟输入的计数器电路通常称为涟漪计数器。解释一下为什么会这样。在这样一个电路中发生了什么，使它被贴上了“波纹”的标签?这种影响是潜在的麻烦在电路操作，还是它是什么很少或没有后果?

一种完全避免“纹波”效果的计数器电路的风格被称为同步计数器:

完成这个电路的时序图，并解释为什么这个计数器的设计在输出线上不显示“纹波”:

挑战的问题:真的了解这种类型的计数器电路，包括传播延迟在您的时间图表。

学生刚刚学习了一个两位同步二元计数器的工作，他很兴奋地建立自己的。他这样做，电路完美地工作。

在这取得了成功之后，学生通过添加更多触发器，以与两个原始触发器相同的模式，通过添加更多的触发器来扩展他们的成功：

不幸的是，这个电路不起作用。它生成的序列不是二进制计数。确定该电路的计数序列是什么，然后尝试弄清楚将需要在适当的二进制序列中计算它的修改。

完成该同步计数器电路的时序图，并识别其二进制计数的方向：

同步计数器电路容易使学生感到困惑。这里显示的电路设计，大多数学生认为应该工作，但实际上不:

如图所示是一个上/下的同步计数器设计做工作：

解释为什么这个电路能正常工作(在两个方向计数)，而第一个电路根本不能正常计数。这些“额外的”门做什么，使计数器电路的功能，因为它应该。提示:为了更容易比较上/下计数器和最初显示的故障上计数器，连接上/[down]控制线高，然后忽略任何线路和门，因此成为禁用。

以下电路是两位同步二进制上/下计数器：

解释在高状态下的上部和门的输出在高状态下变为“卡住”时会发生什么。这种失败对柜台的操作有什么影响？

假设我们使用带有异步输入(Preset和Clear)的J-K触发器来构建计数器:

与异步线一样平行，我们现在能够使柜台做了什么，现在我们不是在我们使用的异步输入之前？

器件编号74HCT163集成电路是一个高速CMOS, 4位同步二进制计数器。它是一个预封装单元，将所有必要的触发器和选择逻辑封闭，使您的设计工作比如果您必须建立一个计数器电路从单个触发器。它的框图看起来像这样(为了简单起见，省略了电源端子):

研究了该集成电路的功能，从制造商的数据表，并说明了各个输入和输出端子的功能。raybet开户

确定该计数器电路的输出脉冲，称为a约翰逊柜台，假设所有Q输出都从low状态开始:

下面的电路称为a约翰逊柜台:

描述从远方触发器的Q输出测量的该电路的输出，假设所有触发器在复位条件下启动。

此外，在五个选择器开关位置中的每一个中解释上述Johnson计数器电路的修改版本：

假设我们有两个四位同步上/下计数器电路，我们希望级联制作一个8位计数器。在两个4位计数器之间绘制必要的连接线(和任何额外的门)，使之成为可能:

在决定如何级联这些柜台后，想象一下，您负责建筑和包装四位计数器电路。购买柜台的客户可能希望在这里级联级联它们，但由于您确实可以连接到各种触发器之间的任何行，因此它们不会有“进入”包装的能力。这意味着您必须在预打包计数器上提供必要的级联线条作为输入和输出。仔细思考如何选择构建和包装四位“可汇总”计数器，然后绘制示意图。

这是一个由两个四分之二的四比特74hct163同步二进制计数器组成的八比特计数器：

解释该计数器电路的工作原理，还可以确定哪个输出位是LSB，哪个是MSB。

现在，检查这个由相同的两个集成电路组成的8位计数器:

解释这个计数器电路是如何工作的，以及它的操作与以前的八位计数器电路有什么不同。

学生希望将多个四位同步计数器级联级联。他的第一次努力看起来像这样，它很适用于一个八点柜台：

通过这种成功鼓励，学生决定将另一个四位计数器添加到最后，以制作12位计数器电路：

不幸的是，这种安排不起作用。它似乎适用于第一个241计数（从0000000000到000011110000到000011110000），但是，最后四位开始快速循环作为前四个位，而中间四位仍保留在1111状态以进行15个额外时钟脉冲。这里绝对是非常错误的！

确定问题是什么，并提出补救措施。提示:这种情况非常类似于将两个以上的J-K触发器连接在一起形成一个同步计数器电路。

一些集成电路计数器配备了多个启用输入。这是一个很好的例子是74hct163：

在本例中，与其他情况一样，两个启用输入并不相同。虽然两个都必须是活动的，以便计数器计数，但一个启用输入做一些额外的事情，另一个不做。这个附加函数通常被称为有预见性的携带，以简化计数器的级联。

解释在数字计数器电路的背景下的“环保携带”意味着什么，为什么它是一个有用的功能。

确定模量（mod）四位二进制计数器。确定级联的两个四位二进制计数器的模数，以制作八位二进制计数器。

考虑下面的4位二进制计数器集成电路(IC)。当方波信号发生器计时时，它从0000到1111分16步，然后“循环”再次回到0000在一个单步:

但是，有许多应用程序，在那里我们不希望计数器电路一直到全部计数（1111），而是在一些较小的终端数值下回收。例如，将BCD计数的应用：从0000到1001并再次返回。以下是截断二进制计数器的计数序列的一种方法，使其成为BCD计数器：

解释NAND门的输出在1001的输出之后如何压制该计数器，而不是每种方式重写1111.（提示：假设该IC的复位功能异步，意味着计数器输出立即复位到0000时，[RST]终端低。)

此外，展示如何修改该电路，以假设IC具有相同的计数序列（BCD）同步reset功能，表示如果[RST]低，计数器复位到0000和时钟输入看到脉冲。

假设您有一个值得令人瞩目的多谐振荡器电路，输出非常精确的1 Hz方波信号，但您有一个应用程序，每个应用程序每次需要脉冲分钟每秒而不是一次。知道一分钟内有60秒，您是否可以考虑使用数字计数器充当“分频器”的方法，使得每60个多谐振荡器脉冲相当于1个输出脉冲？

您没有可用的分型60计数器，但您确实有几个逐个10（“十年”）计数器。使用这些计数器单元工程解决方案：

注意:假设这些计数器ic有异步重置。

当计数器用作频率分频器时，它们通常被绘制为具有一个输入的简单框，每个输入和一个输出，如下所示：

计算四个输出频率(f_OUT1.通过f_Out4.）给定输入频率为1.5 kHz：

f_OUT1.=

f_OUT2.=

f_OUT3.=

f_Out4.=

学生使用CMOS J-K触发器构建四位异步计数器电路。它似乎有效。。。大多数时候。每次偶尔，伯爵突然而神秘地“跳出”序列，到一个完全错误的值。甚至陌生人比这是似乎每次学生在电路旁边挥动手时都会发生的事实。

你怀疑问题出在哪里?

确定一个故障，可以允许此同步计数器电路按需计入，但不是下降：

解释为什么您所提出的错误会导致问题。

一个学生构建了一个4位异步向上从个人j-k触发器中反击，但对其性能不满意：

虽然计数序列是合适的，但电路通常不会开始计数0000在升高。电路计数正确的事实表明没有什么故障或错误的连线，那么什么可能是错误的呢?

以下RC电路构成了一个自动重置柜台网络。在升级时，它将重置计数器0000，然后允许它正常计数:

预测由于以下故障的结果，如何影响此自动复位电路的操作。独立地考虑每个故障（即一次一个，没有多个故障）：

电阻R.₁失败开放：

电阻R.₂失败开放：

电阻R._3.失败开放：

电容器C.₁失败短缺：

对于这些条件中的每一个，解释为什么将发生产生的效果。

学生试图获得74HC192上/下计数器。但是，它根本不合作：

确定该学生在74HC192中做错了什么，然后纠正示意图。

这个约翰逊计数器电路很特别。它输出三个方波信号，移位120^o彼此：

假设中间触发器的Q输出失败在“高”状态下。绘制用于信号的新输出波形一个,B， 和C。假设所有的Q输出都是从“low”状态开始的(当然，中间触发器除外):

一个技术人员正在尝试建立一个定时器项目使用一组级联计数器，每个连接到自己的7段解码器和显示器:

技术人员试图排除此电路进行故障排除，而是在不完成作业的情况下留下。你被派去完成工作，只有被告知定时器电路“有某种问题”。您的第一步是启动1 Hz时钟并观察定时序列，并且在几分钟后，您无法注意到任何普通的任何东西。

现在，你可以坐在那里整整一个小时，观看计数序列，但这可能需要很长时间才能看到任何不寻常的事情。设计一个测试程序，让你能更快地找出问题。

解释a之间的差异同步计数器和一个异步计数器电路。

画一个使用J-K触发器的4位二进制“上”计数器电路的原理图。

完成这个电路的时序图，并确定它的计数方向，以及它是否是一个同步柜台或一个异步计数器:

完成这个电路的时序图，并确定它的计数方向，以及它是否是一个同步柜台或一个异步计数器:

完成这个电路的时序图，并确定它的计数方向，以及它是否是一个同步柜台或一个异步计数器:

当计数器用作频率分频器时，它们通常被绘制为具有一个输入的简单框，每个输入和一个输出，如下所示：

计算四个输出频率(f_OUT1.通过f_Out4.）给定25 kHz的输入频率：

f_OUT1.=

f_OUT2.=

f_OUT3.=

f_Out4.=